Matricola Nome Cognome Voto prova 23/07 Errori principali
159847 Andrea Barattelli 24 1 - non occorreva salvare $a0
2 - non discute lo schema che peraltro è incompleto (la microistr contiene anche informazioni usate dall'unità di controllo stessa)
3 - manca dimensionamento dei campi dell'indirizzo, lo schema è poco commentato e impreciso
4 - poco motivato l'impatto dell'associatività - niente su MP
5 - non motiva la presenza delle stazioni di prenotazione, nè ne descrive le attività - troppo poco e troppo generico sul punto 2)
6 - mancano diversi anticipi - errato il conteggio dei cicli di clock (assimilato a quello di una macchina senza pipelining) - niente sulla realizzazione hw della propagazione - nessuna discussione
150108 Paolo Bottini 23 3 - discussione assai poco organica, non menziona la tabella delle pagine ma mette questa nello schema al posto del TLB - non presenta il dimensionamento dei campi per la memoria virtuale, non mostra come l'indirizzo viene usato dalla cache
4 - discussione incompleta, si limita al solo impatto della dimensione del blocco
5 - troppo poco e troppo generico su entrambi i punti
6 - mancano un paio di anticipi, niente sulla realizzazione hw della propagazione
154756 Federica Ciaffoni 26 2 - manca qualcosa nello schema (la microistr contiene anche informazioni usate dall'unità di controllo stessa)
3 - la discussione è corretta ma limitata alla memoria virtuale - occorreva anche inquadrare nello scenario completo di cache
4 - niente sull'impatto dell'organizzazione della cache
5 - nel punto 1) descrive le attività ma non motiva - la risposta al punto 2) è imprecisa e incompleta
6 - imprecisioni nell'analisi degli anticipi e nel conteggio degli stalli (incoerenza tra quanto scritto sul codice e quanto scritto sul foglio protocollo, comunque entrambi sbagliati) - niente sulla realizzazione hw della propagazione
166234 Lino Di Leonardo 26 1 - errore nelle scritture in B (serve sw!), errore nel passaggio di un parametro)
2 - buona la discussione, avrebbe potuto inquadrare meglio nel contesto dell'esecuzione di un'istruzione
3 - il dimensionamento dei campi è relativo ad un caso specifico ma non vengono fornite regole generali - anche lo scenario della cache è semplificato (blocchi con una sola parola) - non menziona la tabella delle pagine e il suo ruolo
5 - la risposta al punto 1) avrebbe dovuto essere impostata in modo più motivazionale che descrittivo - il punto 2) è incompleto relativamente alle conseguenze sulle prestazioni (cicli di preprocessamento etc)
6 - mancano un paio di anticipi - un po' generico sulla realizzazione hw della propagazione
159654 Fabio Franchi 24 2 - non discute lo schema, peraltro incompleto (la microistr contiene anche informazioni usate dall'unità di controllo stessa)
3 - non presenta il dimensionamento dei campi dell'indirizzo - poteva motivare un po' di più
4 - discussione superficiale ed incompleta
5 - poco motivato sul punto 1), incompleta la risposta al punto 2)
6 - mancano alcuni anticipi, troppo generico sulla realizzazione hw della propagazione, errato il conteggio dei cicli di clock (assimilato a quello di una macchina senza pipelining)
159703 Federico Giambuzzi 27 1 - errore nella scelta del registro $a_ da salvare - errore nella scrittura in B (serve sw!)
3 - la discussione è corretta ma limitata alla memoria virtuale - occorreva anche inquadrare nello scenario completo di cache
4 - frettoloso sull'impatto della dimensione della cache
6 - mancano un paio di anticipi - generico sulla realizzazione hw della propagazione
159801 Simone Grimaldi 24 2 - la discussione è estremamente generica, lo schema, incompleto, non è commentato
3 - manca il dimensionamento dei campi dell'indirizzo, imprecisione nello schema della cache
4 - non discute effetti di dim_cache e associatività - niente su MP
5 - niente sul punto 2)
6 - manca un anticipo - errato il conteggio dei cicli di clock (assimilato a quello di una macchina senza pipelining) - descrive la tecnica di propagazione ma c'è poco sulla sua realizzazione hw
148333 Natalina Iannetti insuff 1 - si limita ad impostare il progetto del frame (ma salva anche un registro che non serve)
2 - imposta in modo organico ed ordinato una discussione attinente alla domanda, ma di fatto non discute lo schema dell'unità di controllo
3 - imprecisioni sull'indirizzo in cache (fai riferimento al solo caso specifico della cache direct-mapped) e sulla definizione di memoria virtuale - lo schema generale è riferito ad uno scenario semplificato (blocchi con una sola parola) . manca il dimensionamento dei campi per la memoria virtuale
4 - alcune considerazioni preliminari ma la discussione è estremamente frettolosa e superficiale
5 - sul punto 1) descrive ma non fornisce motivazioni
6 - un errore nell'analisi degli anticipi - niente sulla realizzazione hw della propagazione
159761 Andrea Pizzone 25 2 - non inquadra esaustivamente nel contesto dell'esecuzione dell'istruzione - manca qualcosa nello schema (la microistr. contiene anche informazioni usate dall'unità di controllo stessa)
3 - niente sul dimensionamento dei campi - schema della cache relativo ad uno scenario semplificato (blocco con una sola parola), manca il bit di validità - porta il dato (prelevato dal blocco) all'ingresso della porta AND del circuito di hit/miss!!
4 - discussione poco organica - non presenta le tecniche per migliorare il MP
5 - il punto 1) è corretto ma poco motivato
160372 Fabrizio Sebastiani 26 2 - non discute lo schema, peraltro incompleto (la microistr contiene anche informazioni usate dall'unità di controllo stessa)
4 - discussione in generale poco organica, poco motivato l'impatto dell'organizzazione della cache, niente su MP
6 - manca un anticipo - errato il conteggio dei cicli di clock (assimilato a quello di una macchina senza pipelining) - niente sulla realizzazione hw della propagazione - nessuna discussione